新生代演員蕭子墨以網劇「不讀書俱樂部」，入圍釜山影展「亞洲內容大獎」最佳男新人獎，主辦單位將他在劇中大秀精壯、爆肌身材畫面剪入入圍影片中，相當搶眼，頒獎典禮將於明（7日）晚間6點展開，而女神徐若瑄也名列評審團，蕭子墨將與韓星宋江、陳俊翔競爭，戰況備受關注。

明天天氣如何?

目前位在菲律賓西側近海的熱帶擾動系統持續發展中，今、明日(5.6日)有機會增強為熱帶性低氣壓或進一步成為今年第17號颱風獅子山，路徑仍受太平洋高壓引導，往西到西北方向移動接近越南，對臺灣沒有直接影響，但外圍水氣有機會從明天晚上開始逐漸北傳到臺灣附近，東半部迎風面不只降雨範圍有擴大趨勢，影響時間、雨量也可能增多，西半部地區的雲量也會比近期多，午後對流雲系發展也較旺盛一些，有局部短暫雷陣雨機會。類似的天氣型態將持續到週末期間，幸好最新的預報資料看來這個擾動系統離臺灣稍遠，因此傳遞到臺灣附近的水氣較前幾天預報時來得少，不至於有劇烈且廣泛的持續性降雨發生。

同事問到：如何在Word、Excel、PowerPoint中將一個矩形的照片，轉變成正圓形(非橢圓)？例如下圖左的矩形照片轉換成下圖右的圓形照片。

的確，這種效果是在文件或簡報中常會被使用到。但是下圖右上的正圓，其中的照片沒有變形；但是，下圖右下的正圓，其中的照片已經變形。原因是因為將橢圓形硬拖曳成正圓形，所導致的照片變形。

記者劉彥池／台北報導

PLG元年和樂天女孩合作，桃園領航猿新球季將招募自己專屬的啦啦隊「Pilots Crew」，由前Fubon Angels隊長安妮擔任總監，安妮接受《三立新聞網》專訪談到重回應援舞台的心情，也透露想尋找有特色、有自信的女孩加入「Pilots Crew」。

國內疫情趨緩，加上時序入秋，親近大自然的「戶外主題深度遊」成為主流，雄獅旅遊長期耕耘推廣自行車深度慢遊，擅於規劃單車旅遊體驗，特別獨家與曾是電視台主播的魏華萱(小猴)攜手合作，「美女主播」變身「單車達人」，酷愛戶外活動的她，對單車情有獨鍾，此次不僅參與行程設計，安排話題景點和特色美食，並親自帶領喜愛單車旅行的旅人深入走訪臺灣各地，限量遊程僅有3團。其中9天的環島之旅，是繼魏華萱在2010年完成環島夢想後，再次帶隊出發暢遊臺灣，途經高美濕地、菁寮老街、花東縱谷等，更將直搗阿朗壹最美海岸秘境！

▲魏華萱變身單車達人帶路；圖片／雄獅旅遊提供

后里馬場自行車出租業者搶生意 8人大打出手 場面混亂

16:422020/08/30

中時

陳淑娥

我喜歡網購，今天在網路上逛逛，看到一個不錯的產品，【華碩】Z97-P 主機板

記者王怡翔／綜合報導

洛杉磯天使27日主場出戰西雅圖水手，大谷翔平擔任先發投手再度上演神級表現，投7局僅失1分還飆出10次三振，不過隊友打線不捧場，大谷翔平在平手時退場，仍無緣拿下本季第10勝，第3度挑戰成為103年來第一位10轟、10勝以上的紀錄失敗，不過大谷翔平今天投出本季第150次三振，成為大聯盟第一位單季敲出45轟以上，又能投出150次三振的球員。

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台東必吃炸雞藍蜻蜓,我終於也吃到了～目前已超過30年以上的歷史的藍蜻蜓，算是台東歷史悠久的在地炸雞，

週三(09/22)鋒面尾端結構逐漸減弱，台灣附近環境沒有明顯的風，弱風狀況下各地午後近山區仍然有熱對流發展，後天會開始吹起偏東風，北部的熱對流就會比較少。預計到了週五會有微弱的東北風，到下週一前，風向會在東北到偏東風之間，風速不會太強，東北部雲量會增多，溫度也略降一些，比較需要注意的是在宜蘭、東北角夜間到凌晨時段，環境風有沒有與海陸風、地形作用帶來一些局部較大的雨勢，中南部天氣沒有明顯變化，但需要注意午後對流發展後可往平地擴散，帶來較大的雷陣雨。

這幾天從弱風環境到週末轉為偏東到東北風環境，也意味著台灣西半部的擴散條件差，從環保署的監測資料可以看到空氣品質達到黃色等級的站點、時間越來越多，偶爾有橙色等級出現，時序準備進入秋冬的空污季，也要開始留意空氣品質是否惡化。

1. 1bit DRAM 1bit DRAM由一個電晶體以及一個電容器組成. Bitline | | +---| |--- VCC | | | | [---] --+-- | RowLine 利用電晶體控制線路是否與電容相接. 接著以電容內的電位高低(有無電荷) 決定這個bit內容是1還是0. 但是這樣結果就是.電容內的資料只要一讀取 就會消失.所以必須讀取後將資料回寫.同樣的電容 一段時間沒理他電荷還是會跑掉.因此必須一段時間內 (按:不超過幾十ns等級的時間)就refresh一次. 當然DRAM(1T,T=transistor)因此可以比起SRAM的4T/6T 擁有較低成本以及高容量單位密度的優勢.因此DRAM佔據了 主流的記憶體系統很長的一段時間,而修正DRAM的效率的各種 實作也是曾出不窮.也幾乎都曾經採用於顯示系統上. =============================================== 詳細原理請翻查數位系統或是電子電路相關教科書. 這裡重點是.DRAM的效率問題來自於電容導致在讀取 後需要寫回以及必須定期refresh.限制了效率表現. =============================================== 2. DRAM array 實際上的DRAM晶片是以2D array的方式組成的. Col 0 ----------------------------------------- | | | | VCC ........................................... | | | | Col 1 ------------------------------------------ | | | | VCC ........................................... | | | | Col 2 ------------------------------------------ | | | | VCC ........................................... | | | | Col 3 ------------------------------------------ | | | | VCC ........................................... | | | | Row0 Row1 Row2 Row3 (每個Row,Col相連的地方都有如上圖的1bit DRAM存在. 但是我畫不進去...放棄) 每1bit的資料都可以Row/Col的位址決定.當在外部 決定好Row/Col的位址後.也就可以從DRAM array中 讀寫這1bit的資料. 一個典型的RAM晶片規格標示,如16Mx8,表示這顆的傳輸 資料寬度為8bit,而ADDRESS總共有8Mega"組"8bit資料. 因此總容量是128Mbit. 這樣一顆晶片就可以看成有如上的DRAM array 8組. 而每組的Row/Col數量?通常兩者數量會僅可能的接近. 那麼就是有4096 Row以及4096 Column. 3. A DRAM Chip 那麼要如何把以上16Mx8的設計出一個對應晶片的介面呢? Column以及Row的address各需要12bit.不過我們可以讓它 使用同一組訊號線分兩次傳遞(這稱作row/column multiplexing, 而DRAM基本上都是採用此種方式.也因此影響了效能).因此只要 一組12bit的位址線就夠了.但是需要額外的訊號線通知晶片 正在送的是Row還是Column,因此可以增加兩條1bit的訊號線. RAS#(Row Access Signal)以及CAS#.當然還要訊號線告知 現在是讀取或是寫入.以及當晶片準備好傳送資料時通知完成的 訊號線.以及8bit的資料線. [-------] Address=| |=Data Output(1:8) (0:11) | | | | WE#-| | RAS# -| |-OE# CAS# -| | [-------] 內部應該是長的這樣: Address(0:11) ==================| || [Column Decoder] || ------------------ || Row | | === | DRAM Array | Dec | | ode | | r | | -------------------- | | | | | | | | v v v v v v v v ---------------- DRAM Sense --->Output Buffer==>Data Output Amplifier ---> Address送入後.依照RAS#,CAS#判斷現在是Row還是Col的定址. 然後把位址送到ROW or Col的decoder,由decoder啟動對應的 row/col的線路.Row/Col的位址都決定後.Sense Amplifier 會偵測電壓變化來判定bit的1/0,並順便回寫資料. 最後讀取到的資料送到output buffer.因為這顆是16Mx8的晶片. 所以晶片內部應該會有8組同上的Array/Decoder/Sense Amp. Output buffer將它組成8bit輸出. DRAM Read Timing RAS# ----|__________________|-- CAS# --------|______________|-- ADR ====XOOOXOOOX============ 11:0 Row Col WE# _|-----------------------|_ OE# ----|____________________|- DQ ===============XOOOOOOX=== 8:1 Valid Data DRAM Write Timing RAS# ----|__________________|-- CAS# --------|______________|-- ADR ====XOOOXOOOX============ 11:0 Row Col WE# --------------|_______|--- OE# _|----------------------|_ DQ ===============XOOOOOOX=== 8:1 Write Data 嗯,好極了.終於可以開始傳資料,我們只要"每次" 都送Row,Col位址進去,就可以讀或者寫入8bit的資料. 等等.這是否有哪裡不對勁......?? 每次都要送Row/Col,那麼是不是花在送Row/Col的時間 比等待資料傳輸的時間還要多??沒錯..... 所以這顯然不是個好現象.有沒有辦法改進呢? ================================== Row/Column multiplexing也限制了DRAM的性能 ================================== DRAM的加速: Paged Mode/Fast Paged Mode 既然送Row,Col要花很多時間,可不可以偷懶不送..?? 但是不送的話,又要怎麼知道要存取哪邊呢?折衷一下. 只送一個.而另外一個不送的話就假設跟以前一樣. 這是DRAM系統第一個普遍的加速手段.稱為Paged Mode 或者是Fast Paged Mode(事實上這兩者有少許差異, edge trigger的方式不同,但是原理相同) 原先DRAM中,Row,Col必須都送. Addr <Row><Col>------<Row><Col>------<Row><Col} Data <Data> <Data> <Data> Paged Mode/Fast Paged Mode Addr <Row><Col> <Col> <Col> <Row><Col> Data <Data> <data> <data> <data> 可以大幅度增加DRAM的效率. DRAM的加速: EDO RAM(Hyper Paged Mode DRAM) EDO RAM是在SDRAM之前普遍的一種加速DRAM.它進一步 擴展了fast paged mode,主要的改進為送下一個Column Address 的時候可以不用等待前一個Data輸出完成.而重疊兩者的時間. EDO RAM(Hyper Paged Mode) Addr <Row><Col 0><Col A><Col B> <Row><Col> Data <Data0><dataA><dataB> <data> 另外我還找到一個說法表示.EDO RAM會預設下個Col為這個Col 的次一個而預先準備,進一步縮短access time.不過我不確定 是否所有的EDO RAM都支援.或者是僅有部分access time 較低的EDO RAM是如此.還是這是burst EDO才加入的. Burst EDO:快速消失 Burst EDO支援burst Mode.基本原理為...在DRAM 內部將array再分割成更小可獨立運作的internal bank. 然後同步存取這些internal bank,讓它們在同一段latency 後差不多都準備好了.而可以在接下來最短的時間內依次 寫入或讀出資料. Normal Mode Burst Mode Buffer <---Bank 1 Buffer <-----Bank 1 <---Bank 2 <--Bank 1 <-Bank 2 Timing Addr <Row><Col> Data <Data> burst Addr <Row><Col> Data <Data><Data><Data><Data> 以基本Latency差不多的DRAM而言,晶片組 在66MHZ外頻下使用Fast Paged Mode 可以達到X-3-3-3的Timing.使用EDO RAM可以達到 X-2-2-2.而使用burst EDO可以達到X-1-1-1. (以上是讀取,寫入都比較慢) 但是Burst EDO只存在少量以及短時間.而立即被JEDEC SDRAM取代. JEDEC SDRAM同樣也是利用internal bank而支援burst Mode. ============================================== 你不想休息嗎?我都想了 ============================================== SDRAM:採用同步傳輸 介紹SDRAM之前要先定義好SDRAM是什麼.是不是如字面上 一樣.採用Synchoronos transfer的就算嗎?不.事實上Rambus 跟1T-SRAM也都是同步傳輸.一般說的SDRAM指的是JEDEC SDRAM. 包含在PC66/PC100/PC133下的SDR SDRAM.DDR SDRAM,DDRII SDRAM 等.也有許多基於相關標準的衍生型,如SGRAM,GDDR/2/3,Enhanced SDRAM(又稱為cached SDRAM,也就是加入SRAM為cache..另外也有 Enhanced/Cached EDO),NEC的Virtual Channel(PC133/DDR/DDR2) 等.. 所以,一般稱的DDR RAM是不是JEDEC SDRAM?當然是. 只是在DDR SDRAM未出來之前,當然PC66/PC100/PC133 那時都直接稱為SDRAM,在DDR SDRAM出現之後為了區分 才將它們稱為SDR SDRAM.不過稱DDR SDRAM是SDRAM的一種 或者是SDRAM的演進/改良仍然沒錯. synchronous bus ? 同步傳輸介面指的是什麼意思?與非同步Asynchronous的差異? 簡單一點的比喻,就好像一堆人合作作事情. 非同步傳輸: A做好後通知B,C等待B完成後才開始作,D等待A以及C兩個 人一起通知它開始做事etc..... 同步傳輸: 所有人都事先收到一份嚴格規定好的行程表(timing diagram) 隨著時間的進行(clock).在行程表內定好的時間一定會完成. 沒達成的就地處決(........有嗎??) 效率上的差異是很明顯的. 可是SDRAM只是把DRAM改成synchronous介面嗎? 很不幸的,如果只是這樣做對效率一點幫助都沒有.雖然 如FPM DRAM及EDO RAM是非同步介面.但是主機板晶片組或者是 顯示晶片上的記憶體控制器存取它們仍然是照著固定的Timing 如6-3-3-3,4-1-1-1,只是需要依照外頻以及RAM的規格手動設定 不同的timing....... JEDEC SDRAM主要的加速機制仍然發揚了過去有的方法. 省略重複的Row Addr,傳輸Col Addr可以與資料讀寫同時進行, Burst Mode等..前面簡介過的方法都以另外一種形式在JEDEC SDRAM上實作. 除此之外JEDEC SDRAM還有Mode Register可以動態改變 SDRAM的存取方式,burst length,各種相關的timing如CL等. (Mode Registry和SPD不要混淆,作用算是相反吧) ==================================================== 最早的SDRAM並沒有SPD ==================================================== JEDEC PC66/PC100/P133 SDRAM在介面上增加了BA(Bank Address),以指定internal bank,SDR SDRAM有2組internal bank,DDR SDRAM有4組. internal bank Bank 0 Bank 1 v v Control |-------------| ----| Logic --> | Bank 0 array| nk1 | | | | |-------------|-----| |Sense Amp | Amp | --------------------| Buffer 所以SDRAM存取的時候會碰到三種情況. 1.在同一個page/row中(同一個row中的位址稱為page). Timing : CL-1-1-1...傳到burst length結束,SDRAM支援1/2/4/8 (CL=Cas Latency) 以及page結束這幾種 2.不同的row address.沒有bank conflict RtC-CL-1-1-1... (Ras to CAS latency) 3.不同的row address而碰上bank conflict. 該bank正在使用中 Precharge-RtC-CL-1-1-1.... 而三者發生的機率.除了應用程式的種類外,memory controller 的規劃以及整個記憶體系統的配置(SDRAM不是拼命把記憶體頻寬 加大或是增加多通道效率就會持續增加的)都會有影響.最佳化 記憶體系統.對SDRAM來講可能就是平均有效傳輸速率33%與66% 的差異. 比如說以CL,RtC,Precharge都是3cycle的SDRAM來說 (其實哪裡有這麼好的??),burst length=4,那麼有效傳輸比例 分別是66%,44%,33%.但是memory系統的排程決定了三者的機率. 尤其是效率的bank conflict,在不同的情況下比例可以由5% 到25%以上不等. Latency:貨真價實的效能障礙. 相對於DRAM密度的快速成長.DRAM對於存取的latency 卻是緩慢的改進.DRAM密度以符合電晶體密度的標準(1.5X/year) 成長的同時,DRAM latency的改進卻不到每年7%. 也就是說,看的到的RAM,雖然好像PC133跳DDR400,DDR2-533, 或者GDDR3 1.xGHZ等.可是真正的latency沒改進的情況下,採用的 是如同更多的internal bank去實作,得到的是更低的有效傳輸比例 .效能改進並沒有如同帳面數字一般. ===================================== 待續: DDR2 DirectRambus 1T-SRAM Embedded DRAM 記憶體系統的設置參數對效能的影響 改進記憶體存取的軟體技巧 =====================================

王欣晨今舉辦新EP「每天都是紀念日」記者會，年僅20歲的她，出道兩年半為6部戲劇合作了12首影視歌，儼然成為新生代「OST小天后」，而她歌聲富情感，感情卻空窗2年，今受訪透露已和友人約好，計畫明天南下台中求月老廟。

鈺創力積去年盈轉虧 虧損金額歷年最慘
2012年03月19日 鈺創去年虧損嚴重，董事長盧超群今年要靠USB3.0晶片反敗為勝。董孟航攝

連恩尼遜動作強檔「疾凍救援」回歸大銀幕，為全球觀眾如實呈現只有加拿大北部能見到的壯闊「冰路」場面，製作團隊全程採實景拍攝，用盡全力讓積雪保持乾淨一個月，建造了深達兩公里的冰層，所有人都得面對零下50度氣溫，必須穿著電動發熱的衣物，才能在戶外待超過15分鐘，挑戰難度非同小可。

林技師認為『油價真的一直都在低迷狀態，航運股的這種低成本的利基，是散戶們都看得清楚，且不會被大戶、法人等牽著鼻子走的大好契機』

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台股今（23日）盤中大漲2百點，人氣指標股航海王卻全數翻船，貨櫃三雄領跌，造成航運股類股大跌5%以上，是盤面上最弱勢族群。主要原因是大股東申報轉讓股票大賣陽明，以及萬海驚傳投資人違約交割事件，重挫航運股多頭士氣。換鎖（張佳琪報導）

受惠於美股的收高，台股展現強攻氣勢，資金歸隊電子股。航運族群受資金轉移效應影響，成交比重降至3成是近期以來交易比重相對偏低的水準。

《國際產業》優步是股東 電動客用飛機開發商Joby傳考慮借殼上市

15:412021/01/22

時報資訊

時報編譯柯婉琇綜合外電